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SAE 1.01 - Logique

Alarme Sécurisée FPGA

VHDLFPGALogique Combinatoire

Système d'alarme sur FPGA avec différenciation des codes utilisateur et technicien.

Contexte

Réalisation d'un système de contrôle d'accès sécurisé implémenté sur cible FPGA (Intel/Altera). L'objectif était de gérer plusieurs niveaux de privilèges.

Étapes de réalisation

1
Étapes 1

Analyse du Cahier des Charges

Compréhension des exigences fonctionnelles et contraintes matérielles.

2
Étapes 2

Conception Circuits

Développement des modules VHDL pour la gestion des codes et des états de l'alarme.

3
Étapes 3

Simulation

Simulation du système sur Waveforme pour valider le comportement.

4
Étapes 4

Implémentation

Utilisation de Quartus pour synthétiser le design et le programmer sur la carte FPGA.

Bilan personnel

“Première approche concrète du hardware programmable. J'ai appris à penser en 'parallèle' plutôt qu'en 'séquentiel' (comme en C).”

Hard Skills

Programmation VHDL80%
Synthèse et Routage (Quartus)95%
Circuits Séquentiels et Combinatoires85%
Testbench et simulation85%

Soft Skills

Logique déductive75%
Optimisation des ressources85%
Gestion des contraintes temporelles90%
Travail en équipe85%